CXL et la fin de la carte mère : Pourquoi le partage de mémoire change tout

Depuis 40 ans, la règle fondamentale de l’architecture serveur est brutalement simple : la RAM vit juste à côté du processeur. Si votre CPU a besoin de plus de mémoire, vous achetez plus de barrettes DIMM. Si les slots de la carte mère sont pleins, vous achetez un tout nouveau serveur. Ce boulet physique est la raison pour laquelle les fournisseurs infonuagiques gaspillent des milliards de dollars chaque année.

Avant de lire : Nous avons déjà couvert comment l’empreinte physique de l’IA brise les limites des réseaux et pousse l’industrie vers la photonique sur silicium. Aujourd’hui, on s’attaque au goulot d’étranglement situé à l’intérieur même du boîtier du serveur.

Table des matières

• La crise de la mémoire isolée
• L’arrivée du Compute Express Link (CXL)
• La réalité matérielle
• La taxe de latence
• Faits amusants
• Sources

La crise de la mémoire isolée

Imaginez si, chaque fois que vous achetiez une nouvelle lampe, vous deviez acheter une génératrice dédiée pour l’alimenter, au lieu de simplement la brancher sur un réseau électrique partagé. C’est exactement comme ça qu’on gère la RAM des serveurs depuis les débuts de l’architecture x86.

Dans un centre de données moderne, les charges de travail sont incroyablement inégales. Le CPU A peut faire rouler une énorme base de données en mémoire, suppliant pour chaque gigaoctet disponible. Pendant ce temps, le CPU B gère des microservices légers, utilisant à peine 10 % de sa RAM allouée. Parce que la mémoire est physiquement câblée à des processeurs spécifiques, le CPU A ne peut pas emprunter la RAM inutilisée du CPU B.

L’industrie appelle ça la « mémoire isolée » (stranded memory). Les ingénieurs de Microsoft Azure ont récemment publié des données montrant que jusqu’à 25 % de leurs coûts matériels totaux vont vers de la mémoire qui est allumée, parfaitement fonctionnelle, mais complètement inaccessible aux applications qui en ont réellement besoin. Il y a peu de choses plus frustrantes en TI que de regarder 40 000 $ de DDR5 ECC stagner à 12 % d’utilisation dans htop pendant que le serveur d’à côté est en train de tuer vos processus critiques à coup de OOM-killer.

L’arrivée du Compute Express Link (CXL)

Le Compute Express Link (CXL) est le standard ouvert conçu pour tuer la carte mère telle qu’on la connaît. Bâti sur l’interface physique du PCIe 5.0 (et bientôt 6.0), le CXL est une interconnexion à cohérence de cache qui permet aux nœuds de calcul de parler aux périphériques de mémoire comme s’il s’agissait de RAM locale, même s’ils se trouvent dans un châssis complètement différent.

En séparant la RAM du socket du CPU, le CXL permet la mutualisation de la mémoire (memory pooling). Au lieu d’acheter 100 serveurs avec 1 To de RAM chacun, vous achetez 100 CPU et vous les branchez sur un énorme appareil centralisé de 100 To de mémoire. Un hyperviseur peut allouer dynamiquement 500 Go à une machine virtuelle à 9h du matin, et réassigner cette même mémoire physique à une autre machine à 14h.

La réalité matérielle

On voit déjà le matériel arriver sur le plancher. Des entreprises comme Astera Labs et Samsung produisent des modules de mémoire au format E3.S. Ça ressemble exactement à des SSD NVMe haut de gamme, mais au lieu de stockage flash, c’est bourré de RAM DDR5 pure. Vous glissez littéralement de la RAM dans la façade d’un serveur, exactement comme un disque dur.

Ça change fondamentalement le cycle de vie du matériel. Historiquement, quand vous mettiez à niveau vos CPU, vous deviez jeter de la RAM parfaitement bonne parce que la nouvelle carte mère exigeait un standard DIMM différent. Avec le CXL, les nœuds de calcul et les bassins de mémoire évoluent indépendamment. Vous pouvez passer à la dernière génération de processeurs tout en gardant votre énorme et coûteux bassin de mémoire CXL totalement intact.

La taxe de latence

Voici le hic : on ne peut pas battre les lois de la physique. Éloigner la mémoire du CPU ajoute de la latence.

La RAM DDR5 locale attachée directement à un CPU a généralement une latence d’environ 80 à 100 nanosecondes. Passer par un bus PCIe pour atteindre un bassin de mémoire CXL ajoute environ 150 à 250 nanosecondes de délai. Pour les charges de travail limitées par la capacité — comme l’inférence de gros modèles d’IA, les caches en mémoire ou la virtualisation à grande échelle — cet impact sur la latence est tout à fait acceptable. Le volume massif de mémoire disponible compense largement le léger délai.

Mais pour les applications ultra-sensibles à la latence comme le trading haute fréquence ou les simulations scientifiques dépendantes des caches L1/L2, la mémoire CXL donnera l’impression de nager dans la mélasse. Les architectes système devront implémenter des systèmes de mémoire à plusieurs niveaux : un petit bassin de RAM locale ultra-rapide pour les données chaudes, soutenu par un océan massif de RAM CXL pour le reste du volume.

Faits amusants

• Saviez-vous que le consortium CXL a été fondé à l’origine par Intel en 2019, mais qu’il a réussi un exploit incroyablement rare en technologie : un consensus absolu de l’industrie. AMD, ARM, NVIDIA, Google et Microsoft ont tous rejoint le mouvement, tuant du jour au lendemain les standards concurrents comme Gen-Z et OpenCAPI.
• Parce que le CXL fonctionne sur des lignes PCIe standard, vous pouvez théoriquement construire un extenseur de mémoire CXL en utilisant exactement les mêmes slots PCIe physiques que vous utilisez actuellement pour vos cartes graphiques.

L’ère du serveur monolithique tire à sa fin. On est en train de désassembler la carte mère, composant par composant, pour l’étaler sur l’ensemble du rack. L’avenir du calcul n’est plus une boîte ; c’est un réseau.

Sources

• Microsoft Research : “Pond: CXL-Based Memory Pooling Systems for Cloud Platforms”
• Astera Labs : CXL Memory Connectivity Architecture
• The CXL Consortium 3.0 Specification
• ServeTheHome : The Disaggregated Server and CXL 2.0