HBM4 : Samsung, SK Hynix et Micron se disputent le goulot d'étranglement mémoire de l'IA

Tout le monde parle du GPU. Presque personne ne parle des huit piles de DRAM collées sur son flanc, et pourtant ce sont elles qui déterminent combien d’accélérateurs d’IA sortent vraiment de l’usine. La mémoire à large bande passante, ou HBM, est discrètement devenue le composant le plus disputé de la chaîne d’approvisionnement de l’IA, et HBM4 est la génération où Samsung, SK Hynix et Micron doivent prouver qu’ils suivent.

Avant de lire : Notre analyse de la surchauffe du NVL72 expliquait ce qui arrive quand un rack dépasse son budget thermique. CXL et la fin de la carte mère montrait pourquoi l’emplacement de la mémoire compte. Cet article porte sur la mémoire posée à quelques millimètres de la puce GPU.

Table des matières

• Le GPU attend sa mémoire
• Empiler la DRAM comme un gratte-ciel
• La lutte à trois
• HBM4 change les règles
• Le saviez-vous?
• Le hic
• Sources

Le GPU attend sa mémoire

Un accélérateur moderne passe une bonne partie de sa vie à ne rien faire. La B200 de Nvidia peut enchaîner d’énormes quantités de calculs matriciels, mais seulement à la vitesse à laquelle les données arrivent. C’est pourquoi elle embarque 192 Go de HBM3E, avec une bande passante d’environ 8 To/s. À titre de comparaison, la RTX 5090, la carte grand public la plus rapide de Nvidia, plafonne autour de 1,8 To/s en GDDR7. Le calcul est rarement le facteur limitant. C’est la mémoire.

La bande passante détermine à quelle vitesse un grand modèle peut diffuser ses poids pendant l’inférence. Un chip aux calculs modestes mais aux tuyaux mémoire bien larges peut donc battre une puce plus rapide sur des charges réelles. Personne ne met la bande passante mémoire en vedette lors d’une conférence, mais c’est elle qui détermine le nombre de jetons obtenus par dollar.

Empiler la DRAM comme un gratte-ciel

La HBM consiste à empiler verticalement des puces DRAM, typiquement 8 ou 12 couches aujourd’hui et 16 sur la feuille de route. Des milliers de canaux de cuivre verticaux, appelés TSV (through-silicon vias), traversent chaque puce de part en part. Une puce logique de base gère l’interface. La pile finie se pose ensuite sur un interposeur de silicium à côté du GPU, et le tout est relié grâce à l’emballage CoWoS de TSMC. Chaque puce est amincie à quelques dizaines de micromètres, soit moins de la moitié de l’épaisseur d’un cheveu humain.

C’est là que les ennuis commencent. Chaque couche supplémentaire multiplie les risques de défaut, et une seule puce défectueuse peut faire perdre toute la pile. Quand cette pile est déjà soudée à un GPU qui peut coûter plus cher qu’une voiture neuve, la perte ne se limite pas à la mémoire.

L’économie est brutale. Des estimations de l’industrie placent la HBM à environ trois fois la surface de plaquette par bit de la DRAM conventionnelle, parce que la pile transporte des puces logiques, des TSV et des circuits d’interface qu’une barrette DDR5 n’a jamais besoin de porter. Chaque plaquette allouée à la HBM est une plaquette qui ne sert pas à la DDR5 de votre PC, et c’est une des raisons pour lesquelles les prix de la mémoire grand public font du yo-yo.

La lutte à trois

SK Hynix est arrivé le premier. La HBM a été co-développée avec AMD, et la norme a fait ses débuts en 2015 sur la Radeon R9 Fury X. SK Hynix est ensuite devenu le principal fournisseur HBM3E de Nvidia et a annoncé la production de masse en mars 2024. Les analystes de TrendForce estiment qu’il détenait environ la moitié du marché HBM en 2024, ce qui donne beaucoup de levier à un seul fabricant de mémoire.

Samsung est l’histoire du retour en force. Il a passé une bonne partie de 2024 coincé dans le processus de qualification de Nvidia pour la HBM3E. Ce faux pas a donné des titres cinglants dans la presse financière coréenne. Le pari, maintenant, c’est la HBM4, pour laquelle Samsung prévoit fabriquer la puce logique de base dans sa propre fonderie plutôt que de la sous-traiter. Le mot à surveiller est contrôle : celui qui possède plus de la pile possède plus de la marge.

Micron est l’outsider au discours le plus net. C’est le seul des trois dont le siège est hors d’Asie, et il a mis de l’avant l’efficacité énergétique de sa HBM3E, un argument qui compte quand un seul rack consomme déjà 120 kW.

Jensen Huang a le cuir et la scène de la conférence. SK Hynix a une note de bas de page dans la fiche technique.

HBM4 change les règles

Le JEDEC a finalisé la norme HBM4 en avril 2025, et le changement phare touche l’interface. La HBM4 double la largeur du bus, de 1 024 bits par pile à 2 048 bits, ce qui permet de monter en bande passante sans pousser les vitesses par broche à des niveaux inconfortables. La puce logique de base passe aussi à un nœud de fabrication plus avancé, ce qui permet de loger une partie du travail du contrôleur mémoire dans la pile plutôt que sur le GPU.

Cela change le problème de conception. Plus de couches et une interface plus large, c’est plus de chaleur enfouie entre des puces qui n’ont nulle part où l’évacuer, et on revient directement au NVL72. Une pile mémoire qui chauffe bride le GPU voisin, et aucune quantité de plomberie de refroidissement ne règle un point chaud au milieu d’une pile.

L’emballage se complique aussi. Les piles actuelles reposent sur des microbilles de soudure et des matériaux de remplissage qui diffèrent d’un fournisseur à l’autre. Les piles plus hautes de 16 couches compriment le budget de hauteur, et l’industrie regarde donc du côté du collage hybride, où des plots de cuivre se soudent directement entre eux sans soudure intermédiaire. Celui qui maîtrise cette technique en premier prendra une sérieuse longueur d’avance sur la génération qui suit la HBM4.

Le saviez-vous?

• Saviez-vous que le premier GPU livré avec de la HBM fut la Radeon R9 Fury X d’AMD en 2015, et que Nvidia a suivi avec la P100 en 2016?
• Saviez-vous qu’une seule pile HBM3E à 12 couches peut contenir 36 Go, soit plus de mémoire que bien des portables vendus il y a dix ans?

Le hic

Voici mon problème avec cette course : la plupart de ses chiffres viennent de communiqués, d’estimations d’analystes et de sources anonymes dans la chaîne d’approvisionnement. Les rendements sont gardés comme des secrets d’État, et le drame de la qualification se raconte par bribes. Le retour de Samsung devrait se juger sur les volumes livrés qui franchissent la barre de Nvidia, pas sur une démo en kiosque dans un salon.

Le risque de concentration est bien réel. Qu’une seule entreprise détienne environ la moitié du marché pour le concepteur de puces le plus valorisé de la planète signifie qu’une seule perturbation dans une usine sud-coréenne se répercute sur les chantiers d’IA partout. La HBM se vend aussi à une prime importante par bit comparé à la DRAM standard, et c’est justement cette marge qui pousse les trois entreprises à se battre si fort pour la capacité de production.

La prochaine pénurie d’IA ne sera peut-être pas une puce qui manque. Ce pourrait être une pile de mémoire que personne n’a su fabriquer assez vite.

Sources

• JEDEC : norme JESD270-4 High Bandwidth Memory (HBM4), avril 2025
• Nvidia : fiches techniques de la B200 et de la GeForce RTX 5090
• TrendForce : estimations de parts de marché HBM, 2024 à 2025
• SK hynix Newsroom : annonce de la production de masse HBM3E, mars 2024
• Reuters : couverture de la qualification HBM3E de Samsung avec Nvidia, 2024
• AnandTech : couverture du lancement de la Radeon R9 Fury X d’AMD, 2015