Alimentation par l'arrière (BSPDN) : La refonte qui sauve la loi de Moore

Les processeurs modernes sont un embouteillage microscopique. On entasse des milliards de transistors sur un éclat de silicium, puis on essaie de faire passer l’alimentation et les données par la même minuscule couche de câblage métallique sur le dessus. C’est l’équivalent architectural de mettre une autoroute à 12 voies, un train à grande vitesse et les égouts de la ville dans le même tunnel.

Before you read: Nous avons récemment exploré comment l’industrie imprime des transistors plus petits dans High-NA EUV : Au cœur des machines à 350M$ d’ASML et les monte sur de nouveaux matériaux dans La révolution des substrats en verre. Cet article aborde ce qui se passe à l’intérieur du silicium lui-même pour nourrir ces transistors sans étouffer les lignes de données.

Table des matières

• Le goulot d’étranglement frontal
• Retourner la gaufre
• Le cauchemar manufacturier
• Le gain de performance
• Faits amusants
• Sources

Le goulot d’étranglement frontal

Depuis l’aube du circuit intégré, les puces sont construites comme un gâteau à étages. On commence par les transistors en silicium à la base, puis on empile jusqu’à 15 couches de câblage en cuivre microscopique par-dessus. Ce réseau “frontal” doit accomplir deux tâches complètement différentes : fournir l’énergie électrique aux transistors et transporter les signaux logiques entre eux.

À mesure que les transistors ont rétréci à l’échelle du nanomètre, ce design a frappé un mur. Les câbles d’alimentation doivent être relativement épais pour transporter le courant sans résistance. Quand on force des lignes d’alimentation épaisses à se faufiler à travers des lignes logiques microscopiques et incroyablement denses, elles accaparent jusqu’à 20 % de l’espace de routage disponible. Pire encore, le temps que l’électricité serpente à travers 15 couches de métal pour atteindre le transistor, elle perd de la tension. Cette chute de tension (IR drop) signifie que les transistors du bas sont affamés d’énergie, un peu comme essayer de charger son téléphone avec un câble USB de 30 mètres acheté dans une station-service.

Retourner la gaufre

La solution est conceptuellement simple mais technologiquement folle : le réseau d’alimentation par l’arrière (BSPDN). Intel appelle son implémentation PowerVia, tandis que TSMC l’intègre dans son futur nœud A16.

Au lieu de forcer l’alimentation et les données à partager les couches supérieures, les ingénieurs divisent le travail. Les signaux de données restent sur le dessus (la face avant), tandis que tout le réseau électrique est déplacé vers le bas (la face arrière). Pour que cela fonctionne, l’alimentation est acheminée directement dans les transistors par en dessous à l’aide de nano-vias traversant le silicium (nano-TSV).

Soudainement, les fils de données ont tout l’espace dont ils ont besoin pour respirer, et les fils d’alimentation peuvent être plus épais et plus directs, éliminant entièrement la chute de tension.

Le cauchemar manufacturier

Franchement, je pense qu’on sous-estime à quel point ce processus est terrifiant sur le plancher de l’usine.

Pour construire un réseau d’alimentation par l’arrière, on fabrique d’abord les transistors et le câblage de données frontal sur une gaufre de silicium. Ensuite, on retourne littéralement la gaufre à l’envers et on la colle à une gaufre “porteuse” pour la stabilité. C’est là que le cauchemar commence : il faut meuler mécaniquement et polir chimiquement l’arrière de la gaufre de silicium jusqu’à ce qu’elle ne fasse plus que quelques microns d’épaisseur pour exposer le bas des transistors.

Si la polisseuse meule une fraction de millimètre de trop, on détruit les milliards de transistors qu’on vient de passer trois mois à imprimer. Une mauvaise calibration et vous venez de transformer 20 000 $ de silicium de pointe en paillettes très dispendieuses.

Le gain de performance

Pourquoi prendre un tel risque ? Parce que la physique l’exige.

Les premiers tests de silicium d’Intel pour PowerVia ont montré une augmentation de 6 % des vitesses d’horloge et leur ont permis de densifier les cellules logiques de 30 %, tout simplement parce qu’ils n’avaient plus à contourner de gros câbles d’alimentation.

TSMC et Samsung courent pour rattraper leur retard, mais Intel a pris un risque énorme et calculé en dissociant PowerVia de la conception de ses nouveaux transistors, le développant comme une technologie autonome. Pour une fois dans la dernière décennie, Intel pourrait bien être en tête de peloton pour propulser les fonderies dans la prochaine ère de la loi de Moore.

Faits amusants

• Saviez-vous que lors de l’étape de polissage arrière, la gaufre de silicium est amincie à moins de 500 nanomètres ? C’est environ 1/100e de l’épaisseur d’un cheveu humain. À cette épaisseur, le silicium devient littéralement flexible et translucide.
• Intel était tellement paranoïaque quant aux risques de l’alimentation par l’arrière qu’ils ont créé une puce de test interne secrète appelée “Blue Sky Creek”. Ils ont pris un design de transistor plus ancien et éprouvé, et y ont collé PowerVia à l’arrière juste pour prouver que la physique fonctionnait avant de risquer leurs architectures de nouvelle génération sur ce processus.

Sources

• Intel Newsroom — PowerVia: A Major Step Forward for Moore’s Law
• IEEE Spectrum — Intel’s Backside Power Delivery Explained
• SemiAnalysis — TSMC A16 and the Backside Power Race